MEEP Project: FPGA Shell

Un conjunt flexible, configurable i portàtil d'FPGA-IPs que permet que qualsevol disseny emulat es comuniqui amb l'amfitrió i altres FPGA de manera immediata.

L'intèrpret d'ordres FPGA està pensat per ser una arquitectura perimetral estàtica que garanteix que el paquet d'accelerador interior pot ser intercanviable per a qualsevol altre paquet quan es compleix una interfície d'E/S definida entre l'intèrpret d'ordres i el paquet accelerador.

La FPGA Shell implementa les següents interfícies: PCIe: Estableix comunicació entre la FPGA i el servidor amfitrió // HBM: High Bandwidth Memory. HBM és la interfície DRAM d'alt rendiment. Està integrada al mateix interpositor de silici que les Super Logic Regions (SLR) // Ethernet: 100 Gb Ethernet // Aurora: interfície P2P // DDR4: Memòria externa // Info ROM: Emmagatzema i llegeix informació sobre la configuració de la Shell en arrencar el projecte // UART